8086/8088内部结构原理图与引脚功能

大耗子 2020年03月28日 261次浏览

8088的引脚图

8088的引脚图

信号功能

  • D0~D7——8 位双向数据线
  • A0~ A19——20位输出地址线
  • ALE——地址锁存允许,每个CPU总线周期的T1状态高电平有效
  • MEMR*——存储器读,输出、低有效
  • MEMW*——存储器写,输出、低有效
  • IOR*——I/O读,输出、低有效
  • IOW*——I/0写,输出、低有效
  • I/O CH RDY——I/O通道准备好,输入、高有效
  • IRQ2~ IRQ7——中断请求信号, 输入、高有效
  • AEN——地址允许信号,输出、高有效,用于指示DMA总线周期
  • DRQ1 ~ DRQ3——DMA 请求信号,输入、高有效
  • DACK0* ~ DACK3*——DMA响应信号,输出、低有效
  • T/C——计数结束信号,输出、正脉冲有效
  • RESET——复位信号,输出、高有效
  • IOCHCK*——I/O通道校验,输入、低有效
  • OSC——晶振频率脉冲,输出14.31818MHz,的主振频率信号
  • CLK——系统时钟,输出4.77MHz的系统时钟信号
  • +5V、-5V、+12V、-12V、GND——电源和地线

小端

AD7~AD0( Address/Data )

  • 地址/数据分时复用引脚,双向、三态
  • 在访问存储器或外设的总线操作周期中这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7 ~ A0.
  • 其他时间用于传送8位数据D,7~ D0

A15~ A8( Address )

  • 中间8位地址引脚,输出、三态

  • 这些引脚在访问存储器或外设时,提供全部20位地址中的中间8位地址A15~A8

A19/S6~ A16/S3 ( Address/Status )

  • 地址/ 状态分时复用引脚,输出、三态

  • 这些引脚在访问存储器的第一一个时钟周期输出高4位地址A19~ A16

  • 在访问外设的第--个时钟周期全部输出低电平无效

  • 其他时间输出状态信号S6~ S3

ALE( Address L .atch Enable )

  • 地址锁存允许,输出、三态、高电平有效
  • ALE引脚高有效时,表示复用引脚:AD7~ AD0和A19/S6~ A16/S3正在传送地址信息
  • 由于地址信息在这些复用弓|脚上出现的时间很短暂,所以系统可以利用ALE引脚将地址锁存起来

I0/M* ( Input and Output/Memory )

  • I/O或存储器访问,输出、三态
  • 该引脚输出高电平时,表示CPU将访问I/O端口,这时地址总线A15~ A0提供16位I/O口地址
  • 该引脚输出低电平时,表示CPU将访问存储器,这时地址总线A19~ A0提供20位存储器地址

WR*( Write )

  • 写控制,输出、三态、低电平有效
  • 有效时,表示CPU正在写出数据给存储器或I/O端口

RD* ( Read )

  • 读控制, 输出、三态、低电平有效
  • 有效时,表示CPU正在从存储器或I/O端口读入数据

READY

  • 存储器或I/O口就绪,输入、高电平有效
  • 在总线操作周期中,8088 CPU会在第3个时钟周期的前沿测试该引脚
  • 如果测到高有效,CPU 直接进入第4个时钟周期
  • 如果测到无效,CPU 将插入等待周期Tw
  • CPU在等待周期中仍然要监测READY信号,有效则进入第4个时钟周期,否则继续插入等待周期Tw。

DEN* ( Data Enable )

  • 数据允许,输出、三态、低电平有效
  • 有效时,表示当前数据总线上正在传送数据,
  • 可利用他来控制对数据总线的驱动

DT/R* ( Data TransmitReceive )

  • 数据发送1接收,输出、三态
  • 该信号表明当前总线上数据的流向
  • 高电平时数据自CPU输出(发送)
  • 低电平时数据输入CPU (接收)

SS0*( System Status 0 )

  • 最小组态模式下的状态输出信号
  • 它与IO/M*和DT/R*一道,通过编码指示CPU在最小组态下的8种工作状态:

    1.取指
    2.存储器读
    3.存储器写
    4.过渡状态
    5.中断响应
    6.I/O读
    7.I/O写
    8.暂停

INTR ( Interrupt Request )

  • 可屏蔽中断请求,输入、高电平有效
  • 有效时,表示请求设备向CPU申请可屏蔽中断.
  • 该请求的优先级别较低,并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽

INTA* ( Interrupt Acknowledge )

  • 可屏蔽中断响应,输出、低电平有效
  • 有效时,表示来自INTR引脚的中断请求已被CPU响应,CPU 进入中断响应周期
  • 中断响应周期是连续的两个,每个都发出有效响应信号,以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线.

NMI ( Non- Maskable Interrupt )

  • 不可屏蔽中断请求,输入、上升沿有效,
  • 有效时,表示外界向CPU申请不可屏蔽中断
  • 该请求的优先级别高于INTR,并且不能在CPU内被屏蔽
  • 当系统发生紧急情况时,可通过他向CPU申请不可屏蔽中断服务

HOLD

  • 总线保持(即 总线请求),输入、高电平有效
  • 有效时,表示总线请求设备向CPU申请占有总线
  • 该信号从有效回到无效时,表示总线请求设备对总线的使用已经结束,通知CPU收回对总线的控制权

HLDA ( HOLD Acknowledge )

  • 总线保持响应(即总线响应)输出、高电平有效
  • 有效时,表示CPU已响应总线请求并已将总线释放
  • 此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻,使总线请求设备可以顺利接管总线
  • 待到总线请求信号HOLD无效,总线响应信号HLDA也转为无效,CPU 重新获得总线控制权

RESET

  • 复位请求,输入、高电平有效
  • 该信号有效,将使CPU回到其初始状态;当他再度返回无效时,CPU 将重新开始工作
  • 8088复位后CS = FFFFH、IP =0000H,所以程序入口在物理地址FFFF0H

CLK ( Clock )

  • 时钟输入
  • 系统通过该引脚给CPU提供内部定时信号。8088的标准工作时钟为5MHz
  • IBM PC/XT机的8088采用了4.77MHz的时钟,其周期约为210ns

Vcc

  • 电源输入,向CPU提供+5V电源

GND

  • 接地,向CPU提供参考地电平

MN/MX* ( Minimum/Maximum )

  • 组态选择,输入
  • 接高电平时,8088 引脚工作在最小组态;反之, 8088工作在最大组态

TEST*

  • 测试,输入、低电平有效
  • 该引脚与WAIT指令配合使用
  • 当CPU执行WAIT指令时,他将在每个时钟周期对该引脚进行测试:如果无效,则程序踏步并继续测试;如果有效,则程序恢复运行
  • 也就是说,WAIT 指令使CPU产生等待,直到引脚有效为止
  • 在使用协处理器8087时,通过引脚和WAIT指令,可使8088与8087的操作保持同步

大端

  • 8088的数据/地址等引脚在最大组态与最小组态,时相同

  • 有些控制信号不相同,主要是用于输出操作编码信号,由总线控制器8288译码产生系统控制信号:

    • S2*、 S1*、S0*——3 个状态信号
    • LOCK*——总线封锁信 号
    • QS1、QSO——指令队列状态信号
    • RQ*/GT0*、RQ*/GT1*——2 个总线请求/同意信号

S2~S0(Bus Cycle Status)

  • 总线周期状态信号,三态,输出。   
  • 在最大模式系统中,由CPU传送给总线控制器8288,8288编译后产生相应的控制信号代替CPU输出。

LOCK(Lock)

  • 总线封锁信号,三态,输出,低电平有效。   
  • 它有效时,CPU不允许外部其它总线主控者获得对总线的控制权。在DMA期间,它置于高阻状态。   

RQ/GT0、RQ/GT1(Request/Grant)

  • 总线请求信号输入/总线请求允许信号输出双向,低电平有效。   
  • 前者比后者有较高的优先权。

QS1、QS0(Instruction Queue Ststus)

  • 指令队列状态信号,输出,高电平有效。
  • 用来指示CPU中指令队列当前的状态,以便外部对8086/8088CPU内部指令队列的动作跟踪。